加法器实验报告

2025/03/17优秀报告

倚栏轩整理的加法器实验报告（精选4篇），提供参考，希望对您有所帮助。

加法器实验报告篇1

一、实训目的

本次实习的目的是通过实习让我学习了解和掌握实践的一些基本技能。使学生在实践中了解社会，巩固实践能力，为将来进行专业性的社会工作打下必要的基础。

二、实习任务

1.了解实习单位法人、工程单位法人、工程技术人员的法律知识及相应的法律程序、法规、标准。

2.了解实习单位工程的法人、工程技术人员的基本情况，了解本专业相关知识，并熟悉实习单位相应的法人及工程技术人员的`工作情况。

3.通过实习，使学生了解和掌握法律常识，为今后实习过程中参加工作打下基础。

4.通过实习，学生在参加工程中要注意实习过程中的各项安全事务，特别是对于在校的学生。

三、实习内容

5.参与实习。

通过实习，对我国法律法规、建设法律法规、工程法律知识有了进一步的全面了解和掌握;在实习过程中，学生在专业技能培训过程中对法规知识进行了系统的巩固和学习，掌握了法律基础知识和基本理论;在实习过程中，学生能够积极主动的参与实习，在实习过程中学到了很多法律知识，并能运用到实习的过程中。通过实习，学生可以将自己所学的法律运用到实际工作中，从而对法律法规的理解更加深入，掌握的较好，更能使法律运用的程序更加完善。

6.参观。

本次实习的实习目的是为了让我们了解一般的工业法律的运用与实用，为了让我们更好地了解和掌握工程法的相应条件，熟悉工程施工、管理、检查监督工作，了解工程施工的组织管理，工程施工方法、施工技术和工程施工的组织管理和实施细则以及工程施工安全与质量管理体系。

7.参观。

本次实习主要以学生为主体，通过学生的自主选学、自主研修和专业实习，使学生了解法律法规、建设法律知识及工程施工安全知识，为今后学习工程法律法规、建设法律法规和工程施工安全知识打下坚实基础。通过参观，使学生更好地了解和掌握工程施工、管理的各种法律法规和工程施工安全方面的规定，为今后参加工程法律法规的学习打下了基础。

四、实习内容

在实习前我认为这样的实习是很好的，学校学习法律知识的同时，通过实习，可以巩固我们所学的理论知识，使我们不仅学得扎实，而且还学得好好地，这样才能更好的掌握所学的法律知识，为以后真正走上工作岗位打下良好基础。通过这次实习，我们对工程法的各项条款、程序及法人的权利、义务、法律责任、法律责任和权利有了进一步的了解和认识。这次的实习使我们对自己专业有了更深刻的认识，对以后从事法律工作有更大的帮助。

我们这次的实习是从去年7月1日开始的。通过这次实习，使我们对工程建设这个专业有了进一步的了解，对以后的工作有很好的帮助。这次实习还让我懂得了许多以前不知道的东西，比如在工程实践中，对于不了解的地方我们要主动去多问，多思考，多总结，并且在工作过程中多多注意观察，多向老师和前辈请教学习，这样才能不断的充实自己，丰富自己，为自己以后的工作做好准备。

总之，这次实习使我们对法律、建设、管理有了初步的了解，增强了我在工作中对法律知识的认知能力，让我在以后的学习中更加游刃有余。

加法器实验报告篇2

一、实验目的

1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。

2、学习和掌握半加器、全加器的工作和设计原理

3、熟悉EDA工具Quartus II和Modelsim的'使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

4、掌握半加器设计方法

5、掌握全加器的工作原理和使用方法

二、实验内容

1、建立一个Project。

2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器

3、进行编译，修改错误。

4、建立一个波形文件。（根据真值表）

5、对该VHDL程序进行功能仿真和时序仿真Simulation

三、实验步骤

1、启动QuartusⅡ

2、建立新工程NEW PROJECT

3、设定项目保存路径＼项目名称＼顶层实体名称

4、建立新文件Blok Diagram/Schematic File

5、保存文件FILE /SAVE

6、原理图设计输入

元件符号放置通过EDIT>SYMBOL插入元件或点击图标

元件复制

元件移动

元件转动

元件删除

管脚命名PINNAME

元件之间连线（直接连接，引线连接）

7、保存原理图

8 、编译：顶层文件设置，PROJECT>Set as TopLevel

开始编译processing>Start Compilation

编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行

9 、逻辑符号生成FILECreat/update>create Symbol File forCurrent File

10 、仿真

建立仿真wenjian

添加需要的输入输出管脚

设置仿真时间

设置栅格的大小

设置输入信号的波形

保存文件，仿真

功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：

1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下选择Functional,在SIMULATION INPUT栏中指定波形激励文件，单击Gencrator Functional Simulator Netist,生成功能仿真网表文件。

四、实验现象

任务1 :逻辑符号生成

任务2：采用基本逻辑门电路设计，异或设计半加器

任务3、全加器设计

逻辑符号：

原理图：

结果：

任务4、用半加器，设计全加器

五、实验体会

通过这次实验，初步熟悉了VHDL语言的原理图设计输入。

加法器实验报告篇3

【实验名称】

1位加法器

【目的与要求】

1.掌握1位全加器的设计

2. 学会1位加法器的扩展

【实验内容】

1. 设计1位全加器

2. 将1位全加器扩展为4位全加器

3. 使4位的全加器能做加减法运算

【操作步骤】

1. 1位全加器的`设计

（1）写出1位全加器的真值表

（2）根据真值表写出表达式并化简

（3）画出逻辑电路

（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此

（5）如果电路设计正确，将该电路进行封装以用于下一个环节

2. 将1位全加器扩展为4位全加器

（1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两

个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。

3. 将4位的全加器改进为可进行4位加法和减法的运算器

（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加

法运算而且还能进行减法运算。画出该电路

（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个

数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。

加法器实验报告篇4

1位加法器

【目的与要求】

1.掌握1位全加器的设计

2.学会1位加法器的扩展

【实验内容】

1.设计1位全加器

2.将1位全加器扩展为4位全加器3.使4位的全加器能做加减法运算

【操作步骤】

1. 1位全加器的设计